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DRET contient la demo effectue'e pour la DRET

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bas_niveau: Netlist du modele physique.
mi_niveau:  N'EXISTE PAS DU POINT DE VU METHO.
haut_niveau: Le modele comportemental avant synthese.

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CUISSON DE STACS

bin: binaire pour la generation de stacs en 0.5 micron-metre
black_boxes: cellules en 0.5 micron
doc: log d'execution
FINAL.LOG: log d'execution
Makefile:
Readme:
ringc: plot de coin special cuisson
small_stacs: interface stacs symbolique avec lambda en 0.8
techno: techno 0.5 micron
layout: le layout symbolique de stacs sans connecteurs+clean pour la cuisson
layout_flat: le layout symbolique des bancs de registres de la mmu
frigo_layout: cellules fausse modifie'e

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sce: sources des differents outils.

sce/putcp: permet de mettre stacs.cp et sa hierarchie dans le repertoire layout
           et layout_flat, a partir duquel on ge'ne`re le 0.5 micron
sce/cutrail
sce/denotch
sce/druc
sce/greal
sce/mergez
sce/putcp
sce/s2r



sce/vhdlmodel
sce/vhdlmodel/high: genere le model VHDL dans haut_niveau
sce/vhdlmodel/low: genere le model VHDL dans bas_niveau a partir de layout et
                  du CATAL qui va bien
